light box
امتیاز 3.19 طرح مدار لچ مقاوم به SEU بر اساس DICEعایق شده و المنت های کم مصرف">

نوع فایل : word
تعداد صفحات : 19
تعداد کلمات : 6000
مجله : Microelectronics Journal
انتشار : 2014
ترجمه متون داخل جداول : ترجمه شده است
درج جداول در فایل ترجمه : درج شده است
منابع داخل متن : به صورت فارسی درج شده است
کیفیت ترجمه : طلایی
دسته بندی :
برچسب ها : ، ، ، ، ، ، ، ، ، ، ،

عنوان فارسی مقاله: طرح مدار لچ مقاوم به SEU بر اساس  DICEعایق شده و المنت های کم مصرف

 

چکیده

تداخل خطای نرم یک چالش طراحی مهم و اساسی در طراحی مدار های  پیشرفته CMOS VLSI محسوب می شود. در این مقاله ما یک طرح  (Iso-DICE)لچDICEعایق ساز SEU را با  ترکیب روش های عایق سازی خطای نرم و روش لچ داخلی که در  طراحی DICE استفاده می شود را پیشنهاد کردیم. برای بهبود تحمل SEU طرحDICE، ما جفت گره های  ذخیره ای دارای توانایی ریکاوری SEU در هر یک از جفت های دیگر را حفظ کرده و  از  گره های ذخیره ای که تحت تاثیر  یک دیگر قرار می گیرند استفاده کردیم. برای کاهش تاثیر تداخلی بین جفت گره های ذخیره ای دوگانه، ما از مکانیسم عایق سازی برای افزایش  مقاومت در برابر برخورد  ذرات با  انرژی بالا  به جای روش  طراحی هم بند اولیه استفاده کردیم. از طریق عایق سازی گره های خروجی و گره های مدار داخلی، لچ های Iso-DICE  می توانند  تحمل زیادی به SEU در مقایسه با طرح DICE داشته باشند. در مقایسه با طرح FERST که  دارای تحمل مشابه به SEU  می باشد، لچIso-DICE پیشنهادی می تواند بیش از ۵۰ درصد برق را کم تر از ۴۵ درصد محصول فناوری TSMC 90 nm CMOS مصرف کند. تحت مدل ۲۲ نانومتر PTM، لچIso-DICE پیشنهادی می تواند  با ۱۱ محصول تاخیر برقی ۱۱ درصدی در  مقایسه با طرح FERST که تحمل مشابه به SEU است عمل کند(طرح مدار لچ مقاوم به SEU).

دانلود جدیدترین مقالات ترجمه شده مهندسی

Title: A low power-delay-product and robust Isolated-DICE based SEU-tolerant latch circuit design

Abstract: 

Soft-error interference is a crucial design challenge in the advanced CMOS VLSI circuit designs. In this paper, we proposed a SEU Isolating DICE latch (Iso-DICE) design by combing the new proposed soft-error isolating technique and the inter-latching technique used in the DICE (Calin et al., 1996 [1]) design. To further enhance SEU-tolerance of DICE design, we keep the storage node pairs having the ability to recover the SEU fault occurring in each other pair but also avoid the storage node to be affected by each other. To mitigate the interference effect between dual storage node pairs, we use the isolation mechanism to resist high energy particle strikes instead of the original interlocking design method. Through isolating the output nodes and the internal circuit nodes, the Iso-DICE latch can possess more superior SEU-tolerance as compared with the DICE design (Calin et al., 1996 [1]). As compared with the FERST design (Fazeli, 2009 [2]) which performs with the same superior SEU-tolerance, the proposed IsoDICE latch consumes 50% less power with only 45% of power delay product in TSMC 90 nm CMOS technology. Under 22 nm PTM model, the proposed Iso-DICE latch can also perform with 11% power delay product saving as compared with the FERST design (Fazeli, 2009 [2]) that performs with the same superior SEU-tolerance

ثبت دیدگاه

    • دیدگاه های ارسال شده توسط شما، پس از تایید توسط تیم مدیریت در وب منتشر خواهد شد.
    • پیام هایی که حاوی تهمت یا افترا باشد منتشر نخواهد شد.
    • پیام هایی که به غیر از زبان فارسی یا غیر مرتبط باشد منتشر نخواهد شد.

برای ارسال دیدگاه شما باید وارد سایت شوید.

محصولات مشابه
استفاده از یک الگو و مدل موجودی کالای ریل تایم یا بهنگام برای کنترل تغییرات تقاضا
خـریـد محـصـول
انگیزه برای کار، مالیات بر درامد کار و رضایت از حیات
خـریـد محـصـول
تأثیر مدیران و فاکتورهای زمان در فرایندهای تغییر سازمانی در محیط یک کشور در حال توسعه
خـریـد محـصـول
عوامل تعیین کننده درآمدهای باز سرمایه گذاری شده شرکت‌های تابع چند ملیتی
خـریـد محـصـول
مطالعه تأثیر سطح منطقه‌ای فساد و جرم بر روی شرکت‌های داخلی و چند ملیتی
خـریـد محـصـول
AFSndn: استراتژی ارسال تطبیقی در شبکه بندی داده های نام گذاری شده یادگیری Q
خـریـد محـصـول
تأثیر فرهنگ مبتنی بر بازار صادرات (بازار صادرات محور) روی عملکرد صادرات
خـریـد محـصـول
شیوع بیماری قلبی مادر زادی در زمان تولد در سراسر جهان
خـریـد محـصـول
تأثیر فرهنگ سازمانی بر روی عملیات منابع انسانی
خـریـد محـصـول
احساسات مدیریتی، اعتماد مصرف کننده و بازده بخش
خـریـد محـصـول
ثبت اختراع یا انتشار مقاله

ثبت اختراع یا انتشار مقاله کدام اول باید انجام شود؟ پژوهشگران منابع مالی و غیر مالی بسیاری را صرف انجام تحقیقات و پژوهش ها میکنند و امکان دارد تعدادی از آنها تبدیل به دستاوردها و فناوری های نو گردد. محققان این نتایج را به سرعت در مقالات علمی ملی و بین المللی منتشر و به آن افتخار میکنند. اما باید مد نظر داشت، چنانچه دستاورد پژوهشی امکان تبدیل شدن به یک محصول یا فرآیند قابل استفاده و تولید در صنعت را داشته باشد، هر گونه انتشار عمومی از جمله مقاله باعث از دست رفتن شرط جدید بودن و در نتیجه عدم امکان ثبت فناوری به عنوان اختراع خواهد شد.

در نتیجه محققان و پژوهشگران باید پیش از هرگونه افشاء عمومی آن دسته از نتایج تحقیقاتی که شرایط ثبت اختراع را دارا می باشد به صورت اظهارنامه اختراع در اداره مربوطه ثبت و سپس نسبت به انتشار آنها اقدام کنند. امکان دارد مراحل ثبت اختراع چندین ماه به طول بیانجامد که انتشار مقاله (و مانند آن) پس از تاریخ ثبت اظهارنامه اختراع مشکلی را در فرآیند ثبت اختراع بوجود نمی آورد.

از آنجا که برخی دستاورد ها مانند روشهای تشخیص بیماری و نوآوری های مدیریتی قابلیت ثبت اختراع بین المللی و ملی را ندارند، محققان بدون نگرانی میتوانند انتشار در مقالات داخلی و خارجی را به عنوان اولین گزینه جهت کسب افتخار دست یابی به این قبیل پژوهشها انتخاب کنند.

برو بالا