light box
امتیاز 3.19 تقویت کننده تفاضلی (دیفرانسیلی) تلفیقی تابش میدانی خلا نانو الماس">

نوع فایل : word
تعداد صفحات : 19
تعداد کلمات : 6000
مجله : Microelectronics Journal
انتشار : 2014
ترجمه متون داخل جداول : ترجمه شده است
درج جداول در فایل ترجمه : درج شده است
منابع داخل متن : به صورت فارسی درج شده است
کیفیت ترجمه : طلایی
دسته بندی :
برچسب ها : ، ، ، ، ، ، ، ، ، ، ، ،

عنوان فارسی مقاله: تقویت کننده تفاضلی (دیفرانسیلی) تلفیقی تابش میدانی خلا نانو الماس

 

چکیده

توسعه یک  تقویت کننده تفاضلی خلا جدید با استفاده از ترانزیستور های  تابش میدانی خلا نانوالماس با پیکر بندی عمودی (ND-VFETs) بر روی یک تک تراشه در این مقاله بررسی شده است.یک جفت  مشابه  از ND-VFET با خصوصیات ترانزیستور تابش میدانی با استفاده از فرایند میکروفابریکیشن یا ریزتولید کنترل شده ساخته شد که در آن از یک روش  امیتر گیت خود تنظیم انتقال قالب  همراه با رسوب ND به قالب های ریز الگو  در لایه فعال سوبسترای سیلیکون بر روی عایق و  سپس پارتیشن بندی گیت به آرایه تقویت کننده تفاضلی استفاده شد. ND-VFETمدولاسیون یا تنظیم کنترل شده گیت تابش را با مناطق خطی و اشباع نشان داد. خصوصیات  تقویت سیگنال امپلی فایر های تفاضلی ND-VFET ارایه شده است. نسبت ردٌ مد-مشترک[سي ام آر آر ] یا نسبت مقدار مؤثر ولتاژ تداخلي مد-مشترک (CMRR)  به میزان ۵۴٫۶ dB برای  تقویت کننده تفاضلی اندازه گیری شد. تغییرات عملکرد CMRR با  رسانایی متقابل بررسی شده و نتایج با تحلیل  مدل مدار معادل هم خوانی داشت. رسیدن به این  جزء اساسی مدار، که متشکل از یک تقویت کننده تفاضلی است نشان دهنده امکان استفاده از مدار های تلفیقی خلا برای کاربرد های عملی از جمله ابزار های الکترونیکی فضایی متحمل به دما و  تابش بالا است(تقویت کننده تفاضلی (دیفرانسیلی) تلفیقی تابش).

دانلود جدیدترین مقالات ترجمه شده مهندسی

Title: A low power-delay-product and robust Isolated-DICE based SEU-tolerant latch circuit design

Abstract: 

Soft-error interference is a crucial design challenge in the advanced CMOS VLSI circuit designs. In this paper, we proposed a SEU Isolating DICE latch (Iso-DICE) design by combing the new proposed soft-error isolating technique and the inter-latching technique used in the DICE (Calin et al., 1996 [1]) design. To further enhance SEU-tolerance of DICE design, we keep the storage node pairs having the ability to recover the SEU fault occurring in each other pair but also avoid the storage node to be affected by each other. To mitigate the interference effect between dual storage node pairs, we use the isolation mechanism to resist high energy particle strikes instead of the original interlocking design method. Through isolating the output nodes and the internal circuit nodes, the Iso-DICE latch can possess more superior SEU-tolerance as compared with the DICE design (Calin et al., 1996 [1]). As compared with the FERST design (Fazeli, 2009 [2]) which performs with the same superior SEU-tolerance, the proposed IsoDICE latch consumes 50% less power with only 45% of power delay product in TSMC 90 nm CMOS technology. Under 22 nm PTM model, the proposed Iso-DICE latch can also perform with 11% power delay product saving as compared with the FERST design (Fazeli, 2009 [2]) that performs with the same superior SEU-tolerance

ثبت دیدگاه

    • دیدگاه های ارسال شده توسط شما، پس از تایید توسط تیم مدیریت در وب منتشر خواهد شد.
    • پیام هایی که حاوی تهمت یا افترا باشد منتشر نخواهد شد.
    • پیام هایی که به غیر از زبان فارسی یا غیر مرتبط باشد منتشر نخواهد شد.

برای ارسال دیدگاه شما باید وارد سایت شوید.

محصولات مشابه
جنسیت در مطالعات ترجمه سمعی بصری
خـریـد محـصـول
زبان‌های اقلیت، برنامه ریزی زبان و ترجمه‌ی سمعی بصری
خـریـد محـصـول
کوید۱۹(COVID-19) و ترومبوآمبولی اندام اصلی: تظاهرات و علایم در سیستم های قلبی عروقی
خـریـد محـصـول
COVID-19 و سلامت روان در برزیل: علایم روانی و روانپزشکی در جمعیت عمومی
خـریـد محـصـول
تشخیص کوید-۱۹(COVID-19)- مرور اجمالی بر روش های فعلی
خـریـد محـصـول
کوید-۱۹(COVID-19) در محیط
خـریـد محـصـول
ترجمه سمعی بصری و موسیقی عامه پسند
خـریـد محـصـول
برهمکنش محاوره‌ای و گفتمان در ترجمه‌ی سمعی بصری: گفت و گوی فی البداهه
خـریـد محـصـول
میزان اطمینان از بیماری کرونا ویروس جدید (COVID-19) در ژاپن
خـریـد محـصـول
مدل سازی و پیش بینی ARIMA از شیوع COVID-19 با الگوی نامنظم
خـریـد محـصـول
ثبت اختراع یا انتشار مقاله

ثبت اختراع یا انتشار مقاله کدام اول باید انجام شود؟ پژوهشگران منابع مالی و غیر مالی بسیاری را صرف انجام تحقیقات و پژوهش ها میکنند و امکان دارد تعدادی از آنها تبدیل به دستاوردها و فناوری های نو گردد. محققان این نتایج را به سرعت در مقالات علمی ملی و بین المللی منتشر و به آن افتخار میکنند. اما باید مد نظر داشت، چنانچه دستاورد پژوهشی امکان تبدیل شدن به یک محصول یا فرآیند قابل استفاده و تولید در صنعت را داشته باشد، هر گونه انتشار عمومی از جمله مقاله باعث از دست رفتن شرط جدید بودن و در نتیجه عدم امکان ثبت فناوری به عنوان اختراع خواهد شد.

در نتیجه محققان و پژوهشگران باید پیش از هرگونه افشاء عمومی آن دسته از نتایج تحقیقاتی که شرایط ثبت اختراع را دارا می باشد به صورت اظهارنامه اختراع در اداره مربوطه ثبت و سپس نسبت به انتشار آنها اقدام کنند. امکان دارد مراحل ثبت اختراع چندین ماه به طول بیانجامد که انتشار مقاله (و مانند آن) پس از تاریخ ثبت اظهارنامه اختراع مشکلی را در فرآیند ثبت اختراع بوجود نمی آورد.

از آنجا که برخی دستاورد ها مانند روشهای تشخیص بیماری و نوآوری های مدیریتی قابلیت ثبت اختراع بین المللی و ملی را ندارند، محققان بدون نگرانی میتوانند انتشار در مقالات داخلی و خارجی را به عنوان اولین گزینه جهت کسب افتخار دست یابی به این قبیل پژوهشها انتخاب کنند.

در اولین مرحله از شروع یک تحقیق جدید نیاز است منابع مختلفی جستجو شود تا جدید بودن ایده مورد بررسی قرار گیرد. یکی از بهترین منابع جهت جستجو، جستجوی اختراع های ثبت شده است. پایگاه های جستجوی پتنت به محقق کمک میکند پیشینه تحقیق خود را مورد بررسی قرار دهد تا مطمئن شود کار تکراری انجام نمیدهد.
برو بالا