تقویت کننده تفاضلی (دیفرانسیلی) تلفیقی تابش میدانی خلا نانو الماس

نوع فایل : word

تعداد صفحات : 19

تعداد کلمات : 6000

مجله : Microelectronics Journal

انتشار : 2014

ترجمه متون داخل جداول : ترجمه شده است

درج جداول در فایل ترجمه : درج شده است

منابع داخل متن : به صورت فارسی درج شده است

کیفیت ترجمه : طلایی

:

تاریخ انتشار
28 مارس 2020
دسته بندی
تعداد بازدیدها
1238 بازدید
12,000 تومان

عنوان فارسی مقاله: تقویت کننده تفاضلی (دیفرانسیلی) تلفیقی تابش میدانی خلا نانو الماس

 

چکیده

توسعه یک  تقویت کننده تفاضلی خلا جدید با استفاده از ترانزیستور های  تابش میدانی خلا نانوالماس با پیکر بندی عمودی (ND-VFETs) بر روی یک تک تراشه در این مقاله بررسی شده است.یک جفت  مشابه  از ND-VFET با خصوصیات ترانزیستور تابش میدانی با استفاده از فرایند میکروفابریکیشن یا ریزتولید کنترل شده ساخته شد که در آن از یک روش  امیتر گیت خود تنظیم انتقال قالب  همراه با رسوب ND به قالب های ریز الگو  در لایه فعال سوبسترای سیلیکون بر روی عایق و  سپس پارتیشن بندی گیت به آرایه تقویت کننده تفاضلی استفاده شد. ND-VFETمدولاسیون یا تنظیم کنترل شده گیت تابش را با مناطق خطی و اشباع نشان داد. خصوصیات  تقویت سیگنال امپلی فایر های تفاضلی ND-VFET ارایه شده است. نسبت ردٌ مد-مشترک[سي ام آر آر ] یا نسبت مقدار مؤثر ولتاژ تداخلي مد-مشترک (CMRR)  به میزان ۵۴٫۶ dB برای  تقویت کننده تفاضلی اندازه گیری شد. تغییرات عملکرد CMRR با  رسانایی متقابل بررسی شده و نتایج با تحلیل  مدل مدار معادل هم خوانی داشت. رسیدن به این  جزء اساسی مدار، که متشکل از یک تقویت کننده تفاضلی است نشان دهنده امکان استفاده از مدار های تلفیقی خلا برای کاربرد های عملی از جمله ابزار های الکترونیکی فضایی متحمل به دما و  تابش بالا است(تقویت کننده تفاضلی (دیفرانسیلی) تلفیقی تابش).

دانلود جدیدترین مقالات ترجمه شده مهندسی

ادامه مطلب

راهنمای خرید:
  • لینک دانلود فایل بلافاصله بعد از پرداخت وجه به نمایش در خواهد آمد.
  • همچنین لینک دانلود به ایمیل شما ارسال خواهد شد به همین دلیل ایمیل خود را به دقت وارد نمایید.
  • ممکن است ایمیل ارسالی به پوشه اسپم یا Bulk ایمیل شما ارسال شده باشد.
  • در صورتی که به هر دلیلی موفق به دانلود فایل مورد نظر نشدید با ما تماس بگیرید.

Title: A low power-delay-product and robust Isolated-DICE based SEU-tolerant latch circuit design

Abstract: 

Soft-error interference is a crucial design challenge in the advanced CMOS VLSI circuit designs. In this paper, we proposed a SEU Isolating DICE latch (Iso-DICE) design by combing the new proposed soft-error isolating technique and the inter-latching technique used in the DICE (Calin et al., 1996 [1]) design. To further enhance SEU-tolerance of DICE design, we keep the storage node pairs having the ability to recover the SEU fault occurring in each other pair but also avoid the storage node to be affected by each other. To mitigate the interference effect between dual storage node pairs, we use the isolation mechanism to resist high energy particle strikes instead of the original interlocking design method. Through isolating the output nodes and the internal circuit nodes, the Iso-DICE latch can possess more superior SEU-tolerance as compared with the DICE design (Calin et al., 1996 [1]). As compared with the FERST design (Fazeli, 2009 [2]) which performs with the same superior SEU-tolerance, the proposed IsoDICE latch consumes 50% less power with only 45% of power delay product in TSMC 90 nm CMOS technology. Under 22 nm PTM model, the proposed Iso-DICE latch can also perform with 11% power delay product saving as compared with the FERST design (Fazeli, 2009 [2]) that performs with the same superior SEU-tolerance

دیدگاهتان را بنویسید