عنوان فارسی مقاله: طرح مدار لچ مقاوم به SEU بر اساس DICEعایق شده و المنت های کم مصرف
چکیده
تداخل خطای نرم یک چالش طراحی مهم و اساسی در طراحی مدار های پیشرفته CMOS VLSI محسوب می شود. در این مقاله ما یک طرح (Iso-DICE)لچDICEعایق ساز SEU را با ترکیب روش های عایق سازی خطای نرم و روش لچ داخلی که در طراحی DICE استفاده می شود را پیشنهاد کردیم. برای بهبود تحمل SEU طرحDICE، ما جفت گره های ذخیره ای دارای توانایی ریکاوری SEU در هر یک از جفت های دیگر را حفظ کرده و از گره های ذخیره ای که تحت تاثیر یک دیگر قرار می گیرند استفاده کردیم. برای کاهش تاثیر تداخلی بین جفت گره های ذخیره ای دوگانه، ما از مکانیسم عایق سازی برای افزایش مقاومت در برابر برخورد ذرات با انرژی بالا به جای روش طراحی هم بند اولیه استفاده کردیم. از طریق عایق سازی گره های خروجی و گره های مدار داخلی، لچ های Iso-DICE می توانند تحمل زیادی به SEU در مقایسه با طرح DICE داشته باشند. در مقایسه با طرح FERST که دارای تحمل مشابه به SEU می باشد، لچIso-DICE پیشنهادی می تواند بیش از ۵۰ درصد برق را کم تر از ۴۵ درصد محصول فناوری TSMC 90 nm CMOS مصرف کند. تحت مدل ۲۲ نانومتر PTM، لچIso-DICE پیشنهادی می تواند با ۱۱ محصول تاخیر برقی ۱۱ درصدی در مقایسه با طرح FERST که تحمل مشابه به SEU است عمل کند(طرح مدار لچ مقاوم به SEU).
دانلود جدیدترین مقالات ترجمه شده مهندسی
- لینک دانلود فایل بلافاصله بعد از پرداخت وجه به نمایش در خواهد آمد.
- همچنین لینک دانلود به ایمیل شما ارسال خواهد شد به همین دلیل ایمیل خود را به دقت وارد نمایید.
- ممکن است ایمیل ارسالی به پوشه اسپم یا Bulk ایمیل شما ارسال شده باشد.
- در صورتی که به هر دلیلی موفق به دانلود فایل مورد نظر نشدید با ما تماس بگیرید.